晶体管不再是影响处理器速度的主要因素。连接晶体管的导线正成为最重要的延迟因素。随着晶体管变小,连接线变细,从而导线的电阻变高,进而使得电路的电流更低。考虑到较小的晶体管能够驱动较小的电流这一事实,很容易看出,电路路径延迟仅部分取决于晶体管的开关速度。为了克服这个问题,在芯片设计期间尝试将时钟和数据信号路由到相似的路径上,从而为这两个信号获得大约相同的传播时间。这对于需要大量数据、控制信号的任务(例如固定功能视频编解码器引擎)较为有效。但是,通用微处理器的设计很复杂,交互作用不规则,数据传输到多个位置,而这些位置并不总是紧跟时钟。不仅有反馈路径和循环,而且还有大量控制集中的资源,例如调度,分支预测,寄存器文件等。可以使用多个内核并行执行此类任务,但是当处理器频率提高时,需要使用更细的线。