CPU速度和限制

以下是CPU时钟速度无法无限增加的主要原因：
高频电路的功耗随着频率的增加而增加，对随着而产生的热量的散热将会在某一点变得不可能。英特尔CTO Pat Gelsinger在2001年曾经预测：“十年后，微处理器将以10 GHz~30 GHz的频率运行。”然而如果是这样的话，“这些芯片将产生与核反应堆一样多的热量。”高频电路的散热是常规冷却技术的基本问题。无论从经济角度还是从工程角度来看，无限增加频率都是不可行的。
诸如时钟门控和功率门控之类的现代节能技术不适用于高频电路。时钟门控中，在每个状态之前插入一个clock-enable，这样，如果数据保持不变，则不会为该状态计时。这样可以避免在写同一位时存在的大量的充电/放电而带来的浪费。但是，如上的操作会给关键时钟路径带来额外的延迟，这不适用于高频设计。在功率门控中，大型晶体管充当处理器各种功能块的电压源，当某些功能模块没有使用时则可能会关闭该功能块。但是，由于功率门控晶体管中的额外压降，其开关速度会降低。因此，该技术也不适合高频设计。
晶体管的速度已达到平稳状态。尽管晶体管变得越来越小，但它们却没有变得更快。为了理解原因，让我们考虑一下电子设备的以下事实：较薄的栅极电介质会导致跨晶体管通道的电场增强，从而使其开关速度更快。晶体管栅极面积的减小意味着可以将栅极做得更薄，而无需增加为了控制节点充电而创建电场所需的负载电容。但是，在45 nm制造技术下，栅极电介质的厚度已经约为0.9 nm，约为单个SiO2SiO_2SiO2​
分子的大小。用相同的材料将它制成任何更薄的材料是根本不可能的。凭借22 nm技术，英特尔利用创新的三门（tri-gate）技术来克服这一限制。此外，改变栅极电介质和连接材料有助于提高晶体管速度，但会导致解决方案比较昂贵。基本上，在20世纪80年代和90年代，晶体管尺寸的每一次缩小都会导致更快的晶体管，但是现在晶体管尺寸的缩小已经非常困难。
晶体管不再是影响处理器速度的主要因素。连接晶体管的导线正成为最重要的延迟因素。随着晶体管变小，连接线变细，从而导线的电阻变高，进而使得电路的电流更低。考虑到较小的晶体管能够驱动较小的电流这一事实，很容易看出，电路路径延迟仅部分取决于晶体管的开关速度。为了克服这个问题，在芯片设计期间尝试将时钟和数据信号路由到相似的路径上，从而为这两个信号获得大约相同的传播时间。这对于需要大量数据、控制信号的任务（例如固定功能视频编解码器引擎）较为有效。但是，通用微处理器的设计很复杂，交互作用不规则，数据传输到多个位置，而这些位置并不总是紧跟时钟。不仅有反馈路径和循环，而且还有大量控制集中的资源，例如调度，分支预测，寄存器文件等。可以使用多个内核并行执行此类任务，但是当处理器频率提高时，需要使用更细的线。
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